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Bob Metzger
無論是high-k電介質及金屬閘極於CMOS生產製程的應用，或是基於III-V族化合物之scattergun方法在邏輯裝置方面的應用，化合物與矽工業近期已越來越普遍。Bob Metzger如此看待後製程CMOS(post-CMOS)聚合。
部分Ⅲ-Ⅴ族化合物領域人士最近也許已獲知消息，Intel與IBM個別發展之高絕緣材料(high-k電介質)及金屬閘極已經可以取代二氧化矽材料(SiO2)，這對於GaAs數位應用產業來說是個壞消息。面對這樣的狀況，如果CMOS元件尺寸未來因此而不斷持續縮小，則化合物方面所作的努力似乎就顯得多餘。
但是對於那些致力於Ⅲ-Ⅴ族化合物數位IC應用領域之人士很快便表明無法認同，來自MIT的Jesus del Alamo，一位研究數位IC應用領域中使用AlInAs/InGaAs於InP基HEMT(高電子遷移率電晶體)的研究員說道，「Intel與IBM發佈之消息並非全然意料之外，high-k電介質過去即清楚的可以預見其終將嶄露頭角，而且這的確是無可改變的事實。現今觀點認為矽材料約在22nm技術節點附近到達極限(到2011年)，需要新的材料取而代之。」
不單只是Ⅲ-Ⅴ族化合物的專家如此認為，Robert Chau經理任職於Intel的電晶體研究與奈米科技部門，也是一位此領域的核心技術專家，他已經必須開始尋找更多非矽技術進行整合。Chau認為，Ⅲ-Ⅴ族化合物將是第一個可能成功整合於現存矽材料平台之技術，對於近期high-k電介質與金屬閘極在Intel的CMOS製程的發展，一般認為不會造成III-V族化合物在數位電路發展上負面的衝擊。事實上，他認為正好相反：「近期Intel在high-k/金屬閘極於矽材料平台的突破以及45nm製程產品的成功施行，將對Ⅲ-Ⅴ族化合物high-k研究帶來正面衝擊。」
Ⅲ-Ⅴ族化合物的主要問題集中在閘極材料，而這是較為重要的。高產量製造鎵基氧化物到目前為止已被證實是一項難以克服的問題。
Chau說道，「對Ⅲ-Ⅴ族化合物high-k閘極電介質的研究早已持續數年，至目前為止，Ⅲ-Ⅴ族化合物電晶體仍然沒有一個適合的閘極電介質，而且仍苦受蕭特基閘極(Schottky gate)造成之漏損影響。最終Ⅲ-Ⅴ族化合物CMOS電晶體仍是需要一個可靠的high-k閘極電介質以消除低功率應用之漏損。」
矽材料的挑戰
如此看來Ⅲ-Ⅴ族化合物似乎擁有一個數位未來，然而，在能評價數位GaAs電晶體在於真實世界的應用前，瞭解矽材料能力所及仍然是相當重要的。此範例改變了high-k電介質在二氧化矽(SiO2)閘極氧化物先天限制的印象，當閘極長度縮小至60-70nm範圍，閘極氧化物僅需1.2nm寬，但是進一步的縮小尺寸將產生一個問題，在任何厚度下，氧化物無法承受閘極操作電壓，則漏損電流將變的極高。ITRS(Internal Technology Roadmap for Semiconductors)如此訂定，為了避開45nm製程技術節點，high-k電介質必須容許使用較厚的介層以抑制閘極電壓，而「等效氧化層厚度(Effective Oxide Thickness，EOT)」需薄於1.2nm以達成效能展現需求。
IBM與Intel皆選擇介電常數高於SiO2六倍的HfO作為閘極絕緣，由電子顯微鏡傳送之氧化物/半導體介面影像表明，他們在新裝置上使用2-3nm的HfO介層產生一個薄於1.0nm的等效氧化層厚度(EOT)。這些新的電晶體也需要常用之多晶矽閘極(polysilicon gates)作為替代方案，因為多晶矽/high-k電介質介面導致費米能階(Fermi level)釘扎，通道中high-k電介質和反轉電荷的結合也降低通道遷移率。Intel正個別使用金屬閘極在PMOS與NMOS(p-channel與n-channel)裝置以解決這樣的問題，那些金屬能夠用來調節各自的電壓閥值，而金屬的成分仍是個秘密。
比較先前世代的多晶矽/SiO2電晶體，新材料改善了驅動電流約20%，且降低源極(Source)與汲極(Drain)漏損電流為五分之一，他們將被使用於Intel次世代四核心處理器Penryn，其內部含有八億個電晶體。
有經驗的人應該會猜想這樣的裝置該如何發展，在釋放了應變的SiGe層的上面，雙軸應變啟動矽層能夠改變帶結構和提高遷移率。但是即使如此的裝置被推展到理論極限，ITRS預測當閘極維度達到14nm，CMOS將遇到根本技術的障礙，大約在2020年。
Ⅲ-Ⅴ族化合物的機會
那麼，如果這是Ⅲ-Ⅴ族化合物邏輯的機會，什麼是目前為止實際可行的選擇與已經可以達成的？要回答這些問題，我們需要更仔細考慮所有數位電子基礎的一些基本概念。
電晶體能操作於增強型模(E-mode)式或空乏型模式(D-mode)，一個增強行模式的裝置需要到達閘極電壓以開啟，而空乏型電晶體處於自然常開狀態，當到達閘極電壓時才切換關閉(見圖一)。
一般增強型NMOS裝置與倒轉層結構相同，較為根本的透視來看，其僅是一個開啟正向供應電壓的裝置，看起來似乎不是那麼重要，但是在數位應用發展之下，考慮不同區別的增強型III-V族化合物基裝置是很關鍵的。
對於矽材料，高品質的二氧化矽(SiO2)都能允許製作NMOS及PMOS類型裝置，兩種數位電路系統的基本結構。關鍵在於CMOS製程中，NMOS和PMOS裝置能夠結合製造出高速高效率之IC。
不幸地，GaAs自然生成之III-V族化合物氧化物嚴重的阻礙了邏輯電晶體的發展，導致品質低落，p-n整流接面及蕭特基結(Schottky junction)的製造因此受限，所以典型數位GaAs裝置是閘極使用整流蕭特基金屬半導體形成的MESFET。當能隔離明顯的反轉偏置，接面就能在小的正向偏壓通過有效的電流，這個特性限制了MESFET運作在經由蕭特基閘極結構轉向命令的小電壓(500mV)邏輯應用，雖然高速MESFET邏輯已經開發，但此方法需要複雜的配置並過度消耗的能量。
此增強型n-channel裝置先天的缺點已驅動相關研究，此即能夠消除蕭特基結並允許真正的III-V族化合物與CMOS混合製造的相容氧化物研究。然而直到最近，此研究大都仍無助益，使得今日這些裝置最佳的製造方式仍停留在早期研究階段。
日本金澤大學(Kanazawa University)的學者在2004年研究結果是目前最佳結果之一，他們使用臭氧氧化作用和氮氣體電漿形成氮氧化合物閘極電介質製作出n-channel增強型GaAs MOSFET，該裝置具有0V電壓閥值並聲稱互導達50mS/mm(參考Tametou et al. 2004)。這是反轉模式(inversion-mode)GaAs MOSFETs的一大突破，因為互導近乎高於過去任何研究報告兩個量級級距，當時令人印象深刻的，此互導數值顯著低於基本的NMOS裝置。
幸運地，還有另一個方式可以使GaAs增強型MOSFET，那就是不倚賴反轉電子在半導體電介質介面的產生。
飛思卡爾半導體(Freescale Semiconductor)的研究員Matthias Passlack，已領導發展出非反轉(non-inversion-type)增強型MOSFET，換句話說，一種MOS-PHEMT混合型(見圖二晶層結構和能帶結構)。此方法中，晶層結構在InGaAs應變矽通道(strained channel)裝置內MOS部分之下(see Passlack et al. 2006 and 2007)，電晶體電介質由Ga2O3/GdGaO非結晶層組成，Ga2O3在半導體電介質介面，約只有三到四個單分子膜厚，而GdGaO形成了high-k電介質的其餘部分，介電係數為20的特性像更薄的SiO2。
不若傳統的PHEMT，閘極蝕刻深度決定了電壓閥值的設定，在MOS-PHEMT混合型此屬性是由電介質厚度和它與通道的距離來決定，和閘極金屬功函數(work-function)一樣。閘極的幾何形狀及晶層底下結構疏遠了半導體電介質與通道間的距離。
與英國格拉斯哥大學(Glasgow University)的Nanoelectronics Research Centre(現為James Watt Nanofabrication Centre)研究員共同研究，Freescale製造出1nm閘極長度及電介質層範圍10-18nm薄的增強型裝置，此電晶體具有0.28V閥值電壓，最大汲極電流397mA/mm以及最大互導428 mS/mm。
儘管他們優於日本團隊的GaAs MOSFETs一個量級級距，但這些成果非常接近對於利用一個相似通道結構的GaAs PHEMT的期望。因此，這個裝置乍看之下可能會被視為一個常規的PHEMT，儘管電壓閥值被電介質層幾何結構支配更甚於蝕刻深度。然而，Ga2O3/GdGaO電介質所達成的比簡單的設定閥值電壓更多，其已經消除金屬閘極蕭特基層的問題。
現在，讓我們更進一步觀察Jesus del Alamo和他的MIT團隊持續研究的InGaAs/InP裝置，此受矚目的不同方法。雖然這些裝置可達到100nm閘極長度的尺寸，但嚴重的短通道影響開始出現，包括電壓閥值如閘極長度函數的變動，以及極引發能帶降低效應(Drain Induced Barrier Lowering)。然而這些影響能經由薄化AlInAs蕭特基層至3.0nm消除，要製作50-60nm的閘極長度裝置是完全可行的。
但就像SiO2 ，AlInAs蕭特基層低於3nm的厚度，便會開始呈現過多的漏損，極電流變成由閘極進入通道的電子支配，且電晶體變的無法使用。del Alamo說道，「這是減小尺寸的關鍵極限，high-k電介質讓未來尺寸進一步進展的需求性非常清楚。」事實上，此解決方案以及他假想的未來裝置，和Freescale公司的混合型MOS-PHEMT樣式是一樣的。
Intel不單資助del Alamo的研究，而且主動將其納入更多它種Ⅲ-Ⅴ族化合物裝置，以及在數位應用中具潛力電介質的發展。和位於英國Malvern QinetiQ技術中心的研究員一起合作，在增強型及空乏型樣式皆已生產出85nm InSb通道PHEMTs，其電壓閥值由蝕刻深度決定(參考 Datta et al. 2005 and Chau 2006)。
InSb材料系統呈現了最高電子遷移率，且是任何已知半導體中的最高飽和速率，Intel正鎖定發展未來世代超低功率的邏輯裝置，其VDS只有0.5V。Chau和他的研究員們也正調查能取代蕭特機閘極的可能電介質，他們發現Al2O3能減少閘極進入通道的漏損達六倍量級級距。
聚合
所有工作都指向持續增加的方法聚合，以找尋後製程CMOS工業的最佳數位IC平台，無論研究團隊專注於Ⅲ-Ⅴ族化合物或矽材料，皆期望完成一個能融合所有領域最佳特性的裝置，換句話說，就是一個通道區域具有高遷移率Ⅲ-Ⅴ族化合物材料傳遞特性優點，結合金屬閘極/high-k電介質讓裝置尺寸達到sub-50nm範圍。
努力最佳化成對high-k閘極電介質及半導體底層結構的工作現在將展開，各團隊尋找能促使半導體介面陷阱及缺陷最小化，以及減少電子在通道中負面互動的組合，以維持低的閘極漏損電流。
MBE專家David Braddock，也是任職位於羅切斯特(Rochester)OSEMI公司的CEO，供應最初的GaAs基Ga2O3/GdGaO電介質堆疊給Freescale公司，他看到了此方法和MIT、Intel及其他單位努力的成果是共通基礎，他說道，「化合物半導體的high-k電介質閘極堆疊是真正可行的技術。」
但是當Braddock尋求這種整合時，他再度選擇不同的化合物材料。北卡羅來納州立大學(North Carolina State University)的Mark Johnson和Doug Barlage，Braddock已經考慮融合high-k電介質方面氮化物是強力的候選材料，據他描述「在GaN案例，鎵的氧化物可混合鉿與釓的氧化物以形成形變氧化物層，其具有低邊界陷阱及低介面態密度。」
儘管Ⅲ-Ⅴ族化合物材料和high-k電介質會被停止使用是一個問題，一種普遍的觀點開始出現：使用Ⅲ-Ⅴ族化合物和矽材料共有關鍵型態之願景正開始浮現，兩領域中最佳的聚合其將開創超越CMOS時代之數位IC時代。CSOT
作者
Bob Metzger是北卡Chapel Hill的一個自由新聞工作者。
圖一：對於一個NMOS增強型模式裝置，輕微的p型摻雜區域存在於兩個n+源/汲區域之間，結果就產生了從有源極到汲極的n+/p接面阻滯電流。正向閘極電壓用來將裝置開關切換為「on」；這個電壓「轉化」了閘極下面的p型區，在Si-SiO2 介面生成了一個電荷層，使得電流經由電荷層在源極和汲極之間穿過。
圖二：這個晶層結構被Freescale用來製造無需植入增強型GaAs MOSFET。 |
